CoWoP抢先CoPoS接棒CoWoS？ 先进封装三大路径分析
- 王嘉瑜／台北
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先进封装，日进千里，除了半导体晶圆级技术外，现今，面板、PCB领域，都成了业界热议的当红炸子鸡。
「CoWoP（Chip-on-Wafer-on-Platform PCB）」近期横空出世，因其大胆挑战既有的台积电CoWoS先进封装主流架构，更被外界视为可能重塑PCB产业版图的关键变量，甚至还可能动摇面板级的CoPoS（Chip-on-Panel-on-Substrate）的接班地位，引发市场议论声浪不断。
不过，若要论CoWoP、CoPoS这两大新技术，谁最有机会接棒CoWoS老大哥，成为下一时代AI芯片封装技术的新主流？
答案无疑是凭藉「化圆为方」先天优势、将CoWoS制程面板化的CoPoS，已确定取得晶圆代工大厂优先导入市场的先发权。
首先，根据NVIDIA内部流出的技术示意图来看，CoWoP预计将以PCB主机板，取代既有的IC封装基板，理论上虽可望缩短传输路径约4成，强化AI芯片的信号完整性，并透过舍去ABF载板与BGA锡球，使潜在的封装材料成本下降20~30%，也有助于简化供应链复杂程度。
然而，CoWoP与CoPoS之间最根本的差距在于，后者以310x310mm等尺寸的方形面板重布线（RDL）层，取代传统的圆形矽中介层（Silicon Interposer），让可放置芯片的面积利用率获得提升，着眼于改善实际的量产效率瓶颈，才是现今CoWoS制程亟待解决的一大问题。
除此之外，对市场而言，最重要的是，CoPoS制程已在台积电主导下，具备清晰的技术落地时程，最快预计将于2028年进入量产。相较之下，CoWoP架构仍停留在概念发展初期阶段。
PCB供应链日前传出，多家PCB与铜箔基板（CCL）厂，正在与NVIDIA密切合作测试CoWoP技术。如果进展顺利的话，预计将于2025年9月之后，与台积电、日月光投控旗下矽品及相关的设备供应链，进一步研拟450x450mm的可行性设计。
不过，业内人士直言，CoWoP对PCB主机板的技术门槛要求大幅提高，例如须具备封装等级的布线密度能力、控制板材因热膨胀导致的翘曲（warpage）问题、维持良率及返修成本的压力剧增等，多项制程挑战层出不穷，而且PCB本身的加工费也将较以往多出2倍。
因此，现阶段看来，CoWoP若要按照客户目前预期，于2026年10月在Rubin GPU系列的GR150芯片平台上实现，并与CoWoS双线并进的可能性极低。与此同时，对相关上下游供应链而言，CoWoP与CoPoS两项新技术，要几乎同时导入量产及商业化的挑战风险过大。
业界人士分析认为，随着AI算力需求正以前所未有的速度扩张，单靠台积电的CoWoS系列技术一支独秀，不仅芯片封装尺寸受限、采用矽中介层成本高昂，产能扩充速度更明显滞后，难以满足未来市场大量又多元的应用需求。
因此，观察未来先进封装技术演进的三大主流路径，无论是现今市场当红的CoWoP，还是掀起化圆为方革命的CoPoS，抑或是十年磨一剑、终于获得客户采用的面板级扇出型封装（FOPLP），无一不是更注重于寻找「性能与成本的甜蜜点」。
责任编辑：何致中
