當高頻寬記憶體（High Bandwidth Memory；HBM）在GPU-HBM CoWoS成本的百分比已接近一半時，記憶體還可以被視為AI的被動、零組件嗎？一切都要從記憶體牆（memory wall）說起，而這一狀況的塑造就是半部半導體史。計算機的架構自馮紐曼（von Neumann）創始之後就沒有主要的變化，主要元件包含處理器及記憶體。將處理器與記憶體分開處理是馮紐曼架構最令人驚異的創新，因為人腦的記憶、「運算」與訊息傳導都同時發生在神經元（neurons）與突觸（synapses）之上，量子計算機也不是馮紐曼架構：記憶量子狀態與執行量子計算都發生在量子位元之上。自然計算的本質不依照馮紐曼架構運作的！半導體自1960年起發展迄今逾60年。在大部分時間中，記憶體產品大致約佔晶片市場的3成，邏輯處理器居次。記憶體的積體線路型態高度重複，核心記憶體單元部分可想像為成長方形地磚鋪成的重複圖形，其面積佔晶片總面積超過一半。記憶體容量就是這重複圖形中的記憶體單元的數量。 由於記憶體長期的營業額較大，對於良率及密度的要求也特別高。在半導體產業發展的前四十幾年中，記憶體一直都是整個產業的技術驅動者（technology driver）。在半導體產業中稍有資歷的，也許還記得台灣的第一座8吋廠、第一條DUV量產線、第一座12吋廠，都是記憶體業者先行的。到了2000年中期，由於DRAM是由電容儲存電荷來表達資訊狀態的機制，記憶體單元面積的微縮會導致電容裏的平行電板面積跟著微縮，進而會讓電荷保存不易，所以DRAM製程的推進變得非常困難。DRAM製程遂逐漸被用以製造處理器的邏輯製程超越，而且差距持續擴大。延伸報導DRAM 製程發展方向：DRAM結構在製程微縮中的挑戰差距到底有多大呢？DRAM從20奈米以後的製程是1x、1y、1z、1a、1b、1c、1d，迄今共計7個世代，但都通通停留在10奈米世代範疇的龜步前進。換成是邏輯製程，從22奈米、14奈米、10奈米一步到位，甚至直接掠過到7奈米。記憶體製程嚴重落後於邏輯製程，導致記憶體的效能與容量無法與同一時代的處理器匹配協作，這就是記憶體牆。在目前AI核心運作晶片設計所遭遇的種種問題中，大部分都跟記憶體牆相關。雖然現在半導體產業的主要注意力放在數位AI（digital AI）——包括訓練、推論及代理式AI（agentic AI）上，但是實體AI（physical AI）逐漸要上場，而且其市場預計要遠大於AI伺服器資料中心。 在數位AI的應用中，邏輯製程的能力無疑是核心；但是到實體AI，記憶體華麗轉身成為主角。實體AI大抵只需要推論，也不太能容許高能耗的應用，因此成為記憶體處理（Processing In Memory；PIM）的應用場景。PIM講究的是儘量將處理器靠近記憶體，省卻資料傳輸的延遲和功耗，方法包括將處理器置於記憶體模組中、先進封裝中，甚至置於記憶體晶粒之內。以SK海力士（SK Hynix）的LPDDR5-AiM（Accelerator in Memory）為例，此即使用其LPDDR5製程於核心記憶體單元的週邊設計，能執行通用矩陣—向量乘法（General Matrix-Vector Multiplication；GEMV）的處理器。模型中的權重通常儲存於DRAM中，執行推論時，處理器從DRAM中提取，並作為矩陣的一部分使用。將處理器與記憶體置於同一晶片中製造，雖然因為記憶體的製程不是為處理器專門最佳化的，犧牲處理器部分效能，但由於二者的鄰近，功耗、連線、信號傳導問題得以大幅改善。 在這樣應用的場景中，記憶體技術顯然是主導方，其中的邏輯線路其實也毋需太先進。再進一步的進展就是回復計算的自然本質，將計算能力置於記憶體之中，這就是記憶體運算（Compute In Memory；CIM）。PIM與CIM最大的不同是PIM只是試圖將處理器儘量和記憶體單元擺鄰近，但是記憶體單元並未參與資料處理的過程，即使處理器用記憶體的製程做在與記憶體單元的同一晶粒之中；CIM則是讓記憶體單元也直接參與計算，特別是目前AI所執行的矩陣—向量乘法（Matrix-Vector Multiplication；MVM）。CIM使用的記憶體主要包括SRAM、DRAM、ReRAM和MRAM。SRAM目前已經少量使用在邊緣計算，多的是下推論的用途，應用包括相機的影像辨識、物件感測、語音辨識、IoT（Internet of Things）sensor AI、工業設備的異常偵測、小型 CNN（Convolutional Neural Network）、Transformer /小型語言模型的部分矩陣乘法等。SRAM是成熟製程，速度快、寫入耐久度（endurance）也很高，但其面積較大，讓它註定無法成為GPU級別的計算元件。這個制約也可以從它目前的起始應用中一覽無餘。DRAM的密度較高，而且將來有3D DRAM的前景可期，被寄予厚望。DRAM的儲存單元是電容，電容沒法用來計算。DRAM的計算都依賴於核心儲存單之外的週邊線路來執行，主要的工具是位元線（bitline）和感測放大器（sense amplifier）。DRAM是數位元件，用來執行0與1的數位邏輯運算比較容易。如果要執行類比（analog）運算，則需要較複雜的線路來組成，並將數位/邏輯轉換器（Digital-to-Analog Converter；DAC）置於週邊線路之中。ReRAM（Resistive Random Access Memory）的結構有些部分像人腦，被認為天生適合用於執行神經網路型態的計算元件。它用於儲存資料狀態的導電細絲（conductive filament）的性質可以是類比的——不只是斷開/導電兩種狀態，導電性（conductance）還可以有大有小，可以直接用來記錄大語言模型中的權重。結構中的交叉陣列（cross bar array）更可以直接用來執行矩陣乘法和加法。ReRAM是永久記憶體，模型中的權重就儲存在記憶體單元之中，計算時不必像SRAM或DRAM從其他永久記憶體中再搬運過來，計算運作更接近非馮諾伊曼架構的本意。ReRAM的技術很早就被開發出來，之前主要用於嵌入式非揮發性記憶體（eNVM；embedded Nonvolatile Memory），用以替代難以繼續微縮的嵌入式快閃記憶體（eFLASH；embedded FLASH）。目前研究的主力集中於細絲材料的改善，以及適宜計算結構的最佳化。MRAM也是永久記憶體，與ReRAM的主要差異是記憶單元的儲存機制不同，它利用兩個鐵磁層磁化的方向是平行或反平行來記錄數據，這意味著它儲存的資料是數位的0與1，所以在類比計算中它所遭遇的問題也與DRAM類似。MRAM依工作機制分STT（Spin Torque Transfer）和SOT（Spin Orbit Torque）兩者，後者是較近發展出來的新機制。MRAM值得注意的地方是，SOT MRAM的寫入耐久性上限已接近DRAM相同等級，這是大型計算元件必須具備的特質。ReRAM、PCRAM等永久記憶雖有其他優點，但其寫入機制牽涉結構反覆的破壞與重組，因此耐久性很難提高到同等水準。PIM概念的發展大概與積體電路的發明時間相近，而嚴格意義的CIM則萌芽於2010年之後。從機器學習乃至於生成式AI這一波的半導體產業大競爭之中，有領先邏輯製程的廠商獲利至鉅，且主導發展。其他廠商花大力氣去追趕先進邏輯製程，成功的機率不是很高；另外還有業務型態的屏障，所費不貲也是重要考量。如果計算機出現非馮紐曼架構的典範轉移等級變化，競爭的規則和賽道都將重設，變成一場一切歸零、重返起跑線的競賽。這是為什麼近幾年連邏輯廠商都已開始在記憶體下功夫的真實理由。

南韓的科技政策，譬如前述的兩個階段的半導體政策，或者前一陣子內容更廣泛的K-登月式計畫（K-Moonshot），雖然是分別由貿易、工業和能源部（MOTIE）、總統辦公室（Presidential Office）與科學與資訊通訊部（MSICT）撰寫，但都享有一些共同通的特點。 這些政策在其目標領域中涵蓋完整、條理清楚，是明顯產業內資深人士的手筆。 這並不難理解。譬如南韓DRAM的開創者陳大濟在三星退下後曾經擔任南韓資訊通訊部（MIC）長官，而NAND Flash的先驅黃昌圭在自三星電子（Samsung Electronics）退下後曾在南韓政府擔任知識經濟部（Ministry of Knowledge Economy）國家R&D戰略企劃團長（President of the Office of Strategic R&D Planning），這正是國家研發政策的頭。在這樣的管理層安排下，做出來的計畫自然比其他國家通常由政務、常務文官或學者撰寫的政策能更精確掌握產業現況。 但是南韓的政策也存在一些明顯短板，第一個是前瞻性不足。 用甫發布三大計畫與於2021年發布的K-Semiconductor Strategy來比較，AI部分的增益是顯而易見的。一個問題是為什麼2021年的政策沒有包括進AI？ 南韓在AI半導體的有些次領域其實是全世界的領先者，譬如SK海力士（SK Hynix）與超微（AMD）在2009年就開始共同研發高頻寬記憶體（HBM），且在2010年向JEDEC提議制定標準。 當時整個產業和市場環境是2017年Google發表大語言模型基礎機制transformer，人工智慧的深度神經網路（Deep Neural Network；DNN）取代過去的模型；雲端業者廣泛部署卷積神經網路（Convolutional Neural Network；CNN），GPU已成人工智慧訓練的主要工具等。隨即在2018年中OpenAI公開GPT（Generative Pre-trained Transformer），生成式應用明顯啟動。 南韓政府有明確感知到AI的發展趨勢，於2017年成立第四次工業革命委員會（Presidential Committee on the Fourth Industrial Revolution），將AI列為國家戰略技術之一，之後2018年的AI研發戰略（AI R&D Strategy）補強了研發、人才和資料建設。2019年的AI國家策戰略（National Strategy for AI）則完成一個完整的國家戰略，目標是在2030年前成為世界AI強國。 即使AI被清楚的認知為戰略目標，但在2021年發布的K-Semiconductor Strategy中，AI並未被未在計劃中被綑綁進來。AI與半導體綑綁的重要性可以由2026年的Three Mega Projects的修訂中可以自證。 這個疏失是由於沒有預見到AI可能會成為半導體產業主要市場驅動力的結果，而可能原因是南韓半導體產業高度集中於記憶體，與其他環節科技業者的接觸面向比較受限，相信這也是K-Semiconductor Strategy的目標形成背景之一。 同樣的侷限也發生在三大計畫中。儘管已經將半導體、AI資料中心與具身AI綑綁在同一計畫之中，但是沒有將量子計算整合進來。 對於未來的高效能計算會是AI與量子計算的混合此一發展方向，業界意見並無分歧；有些量子計算公司已經預期在2028年—已經是計畫期間內的可見未來—推出通用容錯量子計算機（general fault-tolerant quantum computer）。目前整個AI產業的上下游都在準備此混合計算（hybrid computing）的架構。 南韓當然也有單獨的量子計算計畫，譬如2023年的國家量子策略（National Quantum Strategy），但是未能將量子計算併入三大計畫之中，很有可能錯失此波AI發展中搭其AI生態鏈連結及資本市場動能便車的機會。 另外的闕漏是戰略目標與經濟體制的深層沒有精準的對齊。南韓的經濟體制—雖然經過80、90年代的整改—仍然是財閥主導的市場經濟（chaebol-led market economy）。這種經濟體制在某些領域有顯著的優勢，譬如在垂直整合、品牌、成長速度、規模經濟等，這些都是眾所周知的事實。但是財閥經濟體制也有弱點，譬如南韓有些產業目前面臨的困境就是因為新進入產業的其他國家資本，以數倍乃至十數倍的體量在規模經濟此一面向上的輾壓所致。在半導體發展的領域，特別是以生態系的角度來討論，財閥經濟與水平分工在很多方面是彼此相扞格的。但是在先後兩個半導體戰略中，主要的資源提供以及戰略執行上，卻都集中在財閥手中。 因為經濟體制形成目前南韓半導體產業的長短板，卻還要寄望依相同體制去發展其所缺失的部分，在邏輯上很難說得通透。在戰略目標的制定以及經濟體制兩個層面需要有更深度的思考，以及更細緻的協作。

2026年6月底南韓李在明總統宣布AI及半導體的三大計畫（Three Mega Projects for AI and Semiconductors，以下簡稱三大計畫），目標在提升南韓至AI及半導體的領先群，執行半導體、實體AI（physical AI）以及AI資料中心（AI Data Center）的三大計畫。5年內提升DRAM產量至2倍，強化特殊半導體環節如高頻寛記憶體（HBM）、先進封裝、AI處理器、下世代記憶體，並將半導體產業擴張至首爾區域之外。 一個在半導體產業處於領先群的國家發展策原本就引人矚目，兼之內容又擴及足以改變社會各層面的AI，這無疑值得所有在高科技領域參與者和國家的深度解析。 南韓近年半導體政策可分為2個重要階段。第一階段是文在寅政府於2021年5月13日公布的K-半導體戰略（K-Semiconductor Strategy），第二階段則是李在明政府於2026年6月29日提出的Three Mega Projects for AI and Semiconductors。兩者均以維持南韓半導體競爭力為核心，但在政策範疇、產業定位及資源投入上呈現明顯的延續與擴充。文在寅政府的K-Semiconductor Strategy，是在全球晶片短缺及供應鏈重組背景下提出，實施期限以2030年為主要目標年。其核心理念是建構「K-半導體帶（K-Semiconductor Belt）」，串聯京畿道及忠清道等地的晶圓製造、記憶體、材料、設備、封裝及IC設計產業，形成完整供應鏈聚落。政策目標包括：民間投資超過510兆韓元、半導體出口提升至2,000億美元、培育3.6萬名專業人才，以及建立全球最大的半導體製造基地。政府主要扮演促進者角色，透過租稅優惠、研發補助、人才培育、土地、水電等基礎建設及行政程序簡化，引導三星（Samsung Electronics）及海力士（SK Hynix）等大型企業持續投資，而晶圓廠本身的資本支出則主要由企業負擔。5年後，李在明政府提出新的三大計畫，雖然仍以半導體為核心，但政策視野已由原先只限於傳統半導體產業，提升擴充至AI時代的國家競爭力建構。新政策包含三大支柱：半導體、實體AI及AI資料中心，並將三者視為互相支撐、共同發展的國家戰略。政策規劃興建4座新的大型晶圓廠，建立國家級先進封裝聚落，大幅擴充HBM產能力，同時發展AI晶片、小晶片（Chiplet）、先進封裝及大型AI資料中心，希望形成完整的AI半導體生態系。相較於前一階段，新政策更強調半導體與AI應用的整合，而不再僅以半導體製造能力為主要目標。在資金規模方面，2項政策也有明顯差異。文在寅政府提出的510兆韓元主要為民間企業投資承諾，政府則提供租稅優惠、基礎建設及研發支援。李在明政府則將企業投資規模進一步提升至約800兆韓元，另規劃約81兆韓元建設先進封裝聚落，以及至2035年前超過1,000兆韓元的AI資料中心投資。值得注意的是，後者雖然投資規模遠高於前者，但絕大部分仍屬三星、SK集團及其他大型企業、金融機構與民間資本的投資計畫，政府直接財政支出仍主要集中於基礎設施、研發補助、人才培育、土地取得及行政支援，而非直接興建工廠。若比較2項政策內容，李在明政府大致保留文在寅政府建立供應鏈聚落、強化材料設備、培育人才及維持記憶體優勢等主要方向，並在此基礎上增加數項新的重點。首先，政策範圍由半導體供應鏈擴展至AI、資料中心及機器人等應用產業，使半導體由單一製造業提升為AI基礎設施的一部分。其次，先進封裝的重要性大幅提升，成為與晶圓製造、HBM並列的核心發展項目。第三，政策更強調建立完整AI生態系，而非單純追求記憶體市場佔有率。此外，對AI資料中心及大型電力、網路等基礎建設的投入，也顯示政策開始由製造能力延伸至算力基礎設施。另一方面，新政策也淡化部分前一階段的內容。文在寅政府相當重視系統半導體、IC設計、生態系及中小企業培育，希望改善南韓長期偏重記憶體產業的結構；李在明政府雖仍提及AI晶片及設計能力，但整體政策重心已明顯轉向大型AI投資、HBM、先進封裝及資料中心等具有較高資本密集特性的領域，對中小企業創新、EDA（Electronic Design Automation）、IP（Intellectual Property）及新創企業的著墨相對較少。整體而言，李在明政府的新政策並非推翻文在寅政府的K-Semiconductor Strategy，而是在其建立的供應鏈架構上進一步擴充，將政策重心由「半導體製造強國」提升為「AI與半導體整合強國」。兩者具有高度延續性，但也反映出南韓政府政策焦點已由供應鏈安全與製造能力，逐漸轉向AI時代的新一輪國際科技競爭。

人工智慧的浪潮正在襲向社會的每一角落，重新塑造生活與工作的方式。先是從AI伺服器，接著就是現在快速興起的代理式AI（agentic AI），以及開始要進入部署階段的實體AI。    這些都是以高效能計算（HPC）為核心的進展及延伸。目前HPC的主要象微就是AI伺服器，其中核心元件包括過去PC的核心CPU、專用於人工智慧張量（tensor）計算的GPU，以及高頻寬記憶體（HBM）。HPC的進展除了在晶片、先進封裝以及系統組裝的技術的持續推進外，另外最可能的進展就是將再幾年可能就要商業量產的通用容誤量子計算機（general fault-tolerant quantum computers）整合在HPC的體系之中，這就是混合量子經典計算（Hybrid Quantum-Classical Computing；HQCC）。   量子計算機依賴的是量子世界的疊加（superposition）和糾纒（entanglement）現象，而AI伺服器的原理盡在經典（classical）之中。理論上量子理論是較一般的理論，說量子理論涵蓋經典理論一點也不為過，但是實務上為了處理兩種物理極限的現象，計算機存在的物理架構迥然相異。 雖然NVIDIA在軟體層架構層面已經用CUDA-Q為軟體架構為之鋪路。CUDA-Q將量子處理器（Quantum Process Unit；QPU）當成某一種加速器（accelerator）來處理，並且相容各種類型的量子位元計算機，但是AI伺服器和量子計算機在硬體層面存在極具挑戰性的橋接問題。    主要的問題大概落在兩種系統中間關於延遲（latency）、訊號類型和低溫限制（cryogenic constraints）這些範疇中二者之差異所衍生出的不同結構。   延遲是指AI伺服器從起始訊號至完成效果的時間。AI的核心晶片CPU及GPU的延遲雖是奈秒等級，但是整個系統的延遲是微秒（us）甚至是釐秒（ms）等級。    AI伺服器要能與量子計算機協作，必須要與量子計算機的基本時間尺度相干時間（coherence）比較。相干時間是指2個量子位元之間的量子糾纒能維持的時間；量子計算基本上是靠量子位元之間的相互糾纏來完成平行計算的。加上如果AI伺服器的延遲時間比量子計算機相干時間長，則經典和量子計算無法形成有效的封閉循環、反覆運算，現在有些已經展示其效能的演算法如變分量子本徴值求解器（Variational Quantum Eigensolver；VQE）、量子近似優化演算法（Quantum Approximation Optimization Algorithm；QAOA）等就無法有效使用。   值得注意的是這個問題並非所有類型的量子位元都有，這個問題之所以被提出來是因為目前商業發展最迅速的超導量子位元有這個問題。   也許是恰巧、也許不是，NVIDIA選擇直接投資的PsiQuantum（光子量子位元；photonic qubits）、Quantinuum（離子陷阱；trapped ions）以及QuEra（中性原子；neutral atoms）量子位元的相干時間都遠高於AI伺服器的延遲時間。也就是說，採用適合的量子位元類型可以避免經典與量子計算橋接時的延遲問題。 AI伺服器與量子電腦訊號的性質與行為存在相當大的差異。針對這些訊號差異，二者的硬體都有因為優化訊號處理的結構特化。要能整合這兩種截然不同的需求於單一架構之下，這是另一個挑戰的來源。 AI伺服器的訊號是數位的，量子計算的訊息是量子位元。要將數位訊息以振幅（amplitude）或相位編碼在量子位元上，做為量子計算的起始輸入，要耗費很多量子閘（gate）的運算。 大部分量子位元的運算是靠微波來操控量子位元的旋轉，控制的訊息是類比（analog）訊息。AI伺服器與量子計算機之間的資料傳遞，另外還得有數位/類比之間頻繁相互轉換的額外負擔（overhead）。 二者的訊號性質和行徑差別也很巨大。AI伺服器，如同眾所周知，是高頻寬的張量（tensor）資料；QPU的資料速率低但重複率高（high repetition）。二者所需要的連線是高頻、決定性（deterministic）、小有效荷載控制訊號（small payload control signal）。但是AI伺服器的架構是為了非同步（asynchronous）、批量導向（batch-oriented）、優化資料輸送量（throughput）的目的而設計的，這就是連線設計挑戰的來源。 溫度是另外一個問題。在網路上尋找量子計算的圖片時，典型的照片是金碧輝煌類似吊燈的圖片，但那其實是稀釋冰機（dilution refrigerators）。有幾個類型的量子位元需要在10~20mK的極低溫下操作，這需要稀釋冰機來維持極低溫。另一方面，AI伺服器今日所面臨的最大挑戰之一是散熱，從晶片的運作、資料傳導等步驟所產生的高溫及熱耗散已需要液態冷卻的系統工程來處理。將二者整合於一個HQCC系統中，如何處理此二者系統高達7個數量級的溫度差距就是天大的挑戰。但是這問題也是依量子位元種類而異。理論上，離子陷阱和光子量子位元都可以在室溫的環境下工作。 除了以上範疇的問題，還有電磁波干擾、實體層面整合等諸多問題。 如果放下各類量子位元目前發展成熟程度的考慮，整合成HQCC我首先選擇的量子計算機是使用光子量子位元的計算機。    首先，延遲的問題對於光子是不存在的。光子量子位元有它自己的問題，譬如光子的非線性作用（nonlinear interaction）機率很小，不易發生作用；在波導（waveguide）中傳導可能會有光子損失（photon loss）的問題，但是光子的退相干（decoherence）基本上不算是問題。而且光子之間不會相互作用，光子量子位也不會有電磁波干擾的問題。   AI伺服器熱耗散的問題也不太影響光子量子計算機。光子量子計算機目前還用冰機的部分只有在超導奈米線單光子感測器（Superconducting Nanowire Single-Photon Detector；SNSPD），溫度在1~4K，目的在於提高光子感測成功的機率至95%。至於光子量子位元本身，置於室溫環境即可。 AI伺服器也可以透過邊緣AI與量子計算機橋接，減少延遲、熱耗散、資料互傳的問題。這個方法適用於所有種類的量子位元計算機。 光子量子計算機還有3個產業發展的理由成為HQCC喜愛的選擇。  一個是光子的QPU製程與半導體相容，這使得一個新興技術的商業化量產技術門檻驟然降低。這也是為什麼光子量子電腦公司敢於一剛開始就將擴容（scaling）的目標設定於百萬量子位元。  另一個是AI伺服器由於能耗、散射的諸種原因，正逐漸將系統朝全光學（all-optics）的方向推動。如此趨勢當然更有利於與光子量子計算計的互聯，一併整合入HQCC。   雖然目前各國目前都將量子計算列為國家戰略目標，投入大量資金。但是相較於目前的AI發展是舉全球資金市場的力度，對於量子計算的投資只能算是零頭。依AI伺服器較有利的方向去發展HQCC的量子計算部分，算是搭便車、乘勢而起。

我將半導體與電子業的緊密結合稱為晶片經濟價值的外溢。以前電子系統經濟價值的創造高度集中在晶片單一環節，但是現在電子系統經濟價值的創造無法單靠晶片製程的演進，經濟價值的創造必須外溢至封測乃至於系統環節，方能完整創造可以交易的經濟價值。有兩個現象很可以說明問題。一個是進出口資料，台灣高階晶片的貿易成長與高階電子系統在外貿數量的成長是高度相當相關的；另一個更圖像化：黃仁勳來台灣邀宴總是從最上游的晶片製造一路請到電子系統製造服務廠商。這個近乎典範移轉的變化重新塑造供應鏈。半導體從最起始時的完全整合元件製造（Integrated Device Manufacturer；IDM），透過生產環節的去藕合—線路設計、晶圓製造、封測等環節之間的切割而各自追求單一環節的規模經濟，現在因為元件微縮自然條件壁障的接近而趨勢反轉，又重新整合了。而且這次的重新整合走得更遠，從晶片一直整合到電子系統。而且整合的程度相當緊密，這就是文章標題的身有彩鳳雙翼飛的隱喻。台灣因為歷史和地理的因緣，在AI興起的年代，挾此雙翼，竟然創下7.4%的GDP年增率！這個資料在21世紀的已開發國家中，除了愛爾蘭因跨國利益移轉（multinational profit shifting）以及IP的重置（IP relocation）外，僅有新加坡曾經到達此一水準。由晶片價值外溢造成半導體與電子製造業的密切垂直整合，在企業管理學的競爭理論中，就是在產業價值鏈佔據多重優勢節點，具有高度競爭力。特別是在高階晶片及電子製造服務（EMS）這兩個領域中，台灣世界市場的佔比都超過一半，這使得雙翼強強聯手的地位難以撼動。AI 伺服器的應用只是個開端。這雙翼開展的強大力量已開始擴充至其他的應用；或者與其他台灣傳統強項連結，形成更強烈的優勢。2025年台灣與英國簽訂的低地球軌道衛星（LEO）合作備忘録“A Five-year Memorandum of Understanding between the Taiwan Space Agency（TASA） and the U.K.-based Satellite Application Catapult（SAC）to Strengthen Space Industry Collaboration”，英國負責的是系統設計、應用與生態整合，台灣負責的是硬體製造、零件及供應鏈的執行，特別是特殊半導體及精密電子模組。這就是將原先半導體及電子製造的優勢應用並擴充至通訊、觀測、氣象、軍事等領域。無人機（UAV）自從在俄烏戰場上被實證應用偏向消費性電子的屬性後，台灣在非紅供應鏈中自然成了首選。無人機其上的零件其中有一部分屬於精密機械的範疇，譬如用於中短航程的馬達。精密機械原先也是台灣的優勢領域，但是面臨日、韓的競爭，以及中國的威脅。專注於能與半導體和電子製造的協作之後，就有機會明顯區劃與競爭者的市場，並且利用協作的其他部分取得優勢。電動車、機器人等新興產業也可以有相同的策略。台灣的醫療系統常年高居國際評比第一，也是台灣有高度競爭力的產業之一。但是醫療行為牽涉到法律、保險、文化等多種因素，不易外擴。最重要的，它不是可以量產的產業，也無法出口。所以對於醫療產業的市場行銷，過去曾以觀光醫療來嘗試，結果自然是不顯著，觀光醫療也有對本土的量能排擠效應。AI出現之後，AI healthcare是當然應用之一。結合台灣醫療體系中的知識、數據、工作流程（workflow）等，建立診斷（diagnosis）、預後（prognosis）、治療（treatment）等的模型。這樣的AI healthcare產品，不僅可以輸出，還可以量產。特別是2020年後歐盟提出主權資料（sovereign data）的概念、2023年 NVIDIA 跟進主權AI（sovereign AI）的概念，使得貨櫃AI server中心與AI healthcare模型捆綁出口變得可行。這是台灣醫療產業增值的契機。對於未來的產業，亦做如是想。量子計算是未來高效能計算的一部分，它出現的方式高機率會與傳統的計算以混雜（hybrid）的方式聯合運算。其實現在量子計算的原型機都帯有一部傳統的伺服器。問題是未來的量子計算機會因為其型態特殊而另起山頭？還是由目前已累積相當動量的AI伺服器體系整合進來？NVIDIA 顯然更傾向於後者，也在架構上做好準備：CUDA-Q。台灣的電子製造服務業顯然已嗅到商機而開始投入量子計算。自己投入量子計算的基礎研發顯然已稍晚，利用台灣已然成形的雙翼在量子時代繼續分享成長的果實，機會顯然比較高。

台灣的ICT產業，主要包括半導體產業與電子製造服務業（Electronics Manufacturing Services；EMS），於2024年佔台灣出口的65.2%；在2025年，此一數字預估可能進一步提升到74%左右。此一比例是台灣在世界產業競爭賽事中的特例，對於台灣未來的進一步產業新發展有深遠的意義。電影「造山者」（A Chip Odyssey）中敍述台灣最早期的半導體CMOS技術引進自美國無線電公司（Radio Corporation of America；RCA），其實對台灣有一個項不亞於授權半導體技術給台灣的貢獻—先是在1966年台灣設立的楠梓出口加工園區組裝當時不算太先進科技的黑白電視（彩色電視於50年代後期已進入量產），之後陸續有增你智（Zenith）等公司加入此一行列，再加上後來台灣取得RCA黑白電視技術授權的廠家，鼎盛時期的台灣黑白電視產量超過世界的一半。這系列電子系統製造的奠基對於台灣70年代迄今的發展有3個重要的意義。第一個是電子產業的成形。一家企業不算是一個產業，一群關連的企業才是，佔全世界產能一半以上更當然是。第二個是將社會菁英人才動員導向電子相關產業。第三個是供應鏈的建立，當時包括最基礎元件的電阻與電容等。這個由黑白電視塑造的產業，形成1970年代開始發韌半導體的國內市場；又由於許多電子產品是面對全球的大比例市場，如前所述的黑白電視、後來的PCB板、個人電腦等，讓台灣的半導體產業在誕生時馬上可以用進口替代的策略迎接廣袤的全球市場。但是在初期半導體與電子業的關係也就只是鬆散的元件產品與市場關係，二者並沒有太強烈的關連。兩個關鍵轉折引發兩者之間關係深層的改變，從而結合變得更為緊密。一個是製程演化到28奈米之後，平面製程的微縮能增加的經濟價值快走到盡頭了。此時每個電晶體的平均成本降到歷史上最低。之後的製程名字雖然也如摩爾定律般的往22奈米、14奈米、10奈米、7奈米等一直走下去，但那只是個節點標記，用來敍述這節點的效能，卻與電晶體的真實臨界尺度沒有太大的關係。所以每個電晶體的平均成本從28奈米後又開始拉高。之後電晶體效能的持續提升主要靠的是電晶體3D製造製程，如FinFET、GAAFET、CFET等。3D電晶體製程顯然要比二維電晶體製程要複雜許多，兼之臨界尺寸無法有效縮小，成本的上升理所當然。另一個原因是AI伺服器的興起。由它對電力飢渴的程度就知道它需要處理資料的速度以及流量。傳統晶片的設計原先會同時考慮效能、功率以及面積（Performance, Power, Area；PPA）並且在其中取得均衡，尋求最大的綜合經濟價值。但是如前所述的，晶片在二維微縮的進展已遭遇強大阻力，而AI的運算又要求極致的算力，所以效能優先；其他的問題嘛，交由封測、乃至於整個電子系統來解決。以前晶圓製造廠商很多選擇外包封裝測試此一環節，因為後者毛利較低，在晶圓製造廠商的眼中，將資金投入毛利率高的晶圓生產環節才是對資最金最有效的運用。但是由於半導體製程現在面臨高效能計算（High Performance Computing；HPC）對於速度嚴峻的挑戰，一味的傾向於提升晶片的效能，其他無法在晶片階層解決的問題就必須移交給封裝測試、甚至是電子系統本身來解決。這個轉變解釋了很多現象。譬如晶圓代工廠把封裝測試重新納入版圖—雖然稱之為先進封裝，以解決晶片效能不足的問題，包括頻寬、散熱、面積效率等。又譬如在AI伺服器系統的全光纖化—晶片的速度、散熱的優化不足，那就用系統的方式來彌補。

二維材料曾被視為延續半導體微縮的重要候選者。由於它們薄到只剩下原子等級，理論上非常適合製作尺寸極小、功耗極低的電晶體。然而，當這些想法真正走向先進邏輯製程，挑戰才開始全面浮現。問題在於使用二維材料製作FET的製程要求近乎對單一原子的控制。邏輯晶片對材料與製程的要求，已進入極度嚴苛的階段。首先是一致性與穩定性的問題。先進邏輯晶片內含數十億顆電晶體，它們必須在極高時脈下同步運作。任何微小差異，都可能影響整體效能甚至良率。由於二維材料極薄，對外在環境高度敏感。基板表面是否完全平整、周圍材料是否產生微小應力，甚至封裝過程中的熱與機械影響，都可能改變電子的行為，導致每顆電晶體表現略有不同。這種個體差異在研究樣品中或許可以接受，但在邏輯製程中卻是致命缺陷。第二個關鍵挑戰來自電流進出FET通道的效率。電晶體的效能不只取決於通道本身，還包括在FET中電流如何從金屬端點—源極和汲極—順利進入、流出通道。對原子層材料而言，這個銜接並不自然，往往造成額外的能量損耗與速度限制。即使近年已有多種改善方法，譬如透過相工程（phase engineering）、重摻雜（heavy doping）或邊緣接觸（edge contact）等方式改善，仍難在整體表現上追上成熟矽技術。對於先進邏輯晶片而言，這樣的差距在高頻運作下會被迅速放大。第三，是互補電晶體（CMOS）的實作困難。現代邏輯晶片仰賴兩種性質相反、卻必須高度匹配的電晶體（nFET和pFET）共同運作。矽之所以能長期稱霸，正是因為它在這方面建立極為成熟的材料與製程體系。但在二維材料中，不同性質的FET往往需要不同的二硫屬過渡金屬化合物（Transition Metal Dichalcogenide；TMD）通道材料，導致設計與製程複雜度大幅提高，對先進節點而言更是沉重負擔。最後，還有量產與製造現實。先進邏輯製程的核心價值，在於高度可複製、可預期的大規模生產。但二維材料在大面積製作、缺陷控制、層數一致性等方面，仍與現有產線存在落差。這些問題並非短期內能靠單一突破解決，而是牽涉整個製程生態系的重建。在等待邏輯製程應用成熟之前，二維材料先從記憶體落地，2025年2月在Nature上發表一篇由TMD實際製造快閃記憶體的文章《A full-featured 2D flash chip enabled by system integration》。與處理器不同，記憶體的核心任務不是高速計算，而是穩定地儲存與讀取資料—特別是快閃記憶體。只要資料狀態能清楚區分，即使元件之間存在些微差異，系統往往仍能正常運作。這樣的特性，讓記憶體成為二維材料較為友善的應用場域。二維材料的結構超薄，資料寫入快速、能耗也更低。文章中已有實際晶片及製造方法展示，將二維材料應用於快閃記憶體中電晶體中的通道，並且整合到成熟的矽平台上，由既有電路負責控制，新材料專注於儲存功能。這種分工方式，避開邏輯製程最嚴苛的要求，卻能真正把二維材料帶進可運作的系統。從長遠來看，這不只是權宜之計，而是一條累積經驗的路徑。透過記憶體應用，二維材料可以逐步建立量產能力、製程穩定度與產業信心，為未來進入先進邏輯節點鋪路。或許，當十年後的7A或5A製程真正需要新的通道材料時，二維材料已不再是實驗室的新奇概念，而是準備就緒的成熟選項。

就如同石墨烯於2004年被實驗證實時當時的社會心情，對於石墨烯這種異類物質的生活應用，大眾曾寄予有高度衝擊性的期望，但是真實應用時的實施卻只是以點滴的方式逐漸滲入材料應用；二維材料—特別是二硫屬過渡金屬化合物（Transition Metal Dichalcogenide；TMD）—在半導體的應用似乎也沒有符合當初熱烈的預期。 TMD在半導體的應用當初被寄予厚望，是當成摩爾定律（More Moore’s Law）的救贖。 對於固態物質的應用，我的理解是這樣的：原分子首先要形成晶格，對於電子於其中的行徑我們才有辦法以量子力學來理解。我們理解的基礎最簡單的就是離材料邊界很遠、塊材（bulk）中電子的行徑。 然而接近材料的邊界部分，特別是與其他種類物質的介面及週邊，電子的行徑就變得十分複雜。介面上容易有晶格不匹配（lattice mismatch）、雜質、缺陷等令人頭疼的問題，沒有結成共價鍵（covalence bond）的懸空鍵（dangling bond）會捕捉電荷、形成位勢壁障（potential barrier）。不誇張的講，現代半導體製程研發有很大一部分的工程資源是投入解決材料界面的問題。 在製程臨界尺寸已微縮接近極限時，界面的問題益發嚴重，因為整個材料尺寸太小，幾乎都鄰近界面。現在半導體微縮的嚴峻挑戰之一—短通道效應（Short Channel Effect；SCE）—就是因此而來。 半導體線路的基礎單元是場效電晶體（Field Effect Transistor；FET），FET中電流由金屬材質的源極（source）流經中間受上層閘極（gate）電壓控制開關的通道（channel），最終抵達波汲極（drain）。FET通道的尺度過去被用來定義技術的節點，譬如大約40奈米長的通道就相應於40奈米的邏輯技術節點。微縮通道的尺度—進而縮小FET的尺寸、並且提升其效能—是摩爾定律的驅動主軸。 但是半導體製程演進至28奈米之後，FET元件的效能提升靠的更多是FET的結構從二維逐漸傾向於三維，單純的臨界尺寸微縮不靈了。主要的原因之一就是前面提過的SCE，通道的尺度很難再微縮了。 FET的矽通道當微縮到10奈米出頭，兩邊的源極和汲極金屬的性質如電場或耗竭區（depletion area）會穿透界面而影響矽通道。如果在矽通道裏從源極和汲極兩邊滲入的影響重疊了，閘極就無法有效控制FET的開關。所以儘管技術節點的名稱從14奈米、7奈米、5奈米、3奈米、2奈米、14A、10A、7A、5A繼續往下探，但是通道的長度總維持在10幾奈米以上。幾奈米、甚或幾A（1A=0.1奈米）的技術節點只是個命名，與FET的真實尺寸卻沒有什麼直接的關係了。 此時二維材料就被賦予厚望，特別是TMD中的MoS2（二硫化鉬）、WSe2（二硒化鎢）、WS2（二硫化鎢）等，它們都是半導體，有些共同的特性被認為有希望突破SCE帶來的微縮桎梏。 首先，它們的電子遷移率（electron mobility）極高。如果與矽塊材的電子遷移率相比，TMD的只有矽的約3分之1，但這是TMD單層（monolayer）的數據。如果是矽單層的資料，則遠遜於TMD的。元件的尺度在微縮時，元件各層的厚度—譬如介電質和通道—也必須跟著減薄。當厚度減至數層或單層，TMD的電子遷移率就遠遠勝出。 電子遷移率高代表元件開關的頻率高，通過元件的電流高，功率消耗也低。這些都是元件微縮時所追求的目標，而用二維材料來做通道天生就有這些潛質。 二維材料的第二個特質是它原子般的厚度。所謂的二維材料就是缺少一個維次的自由度，那個維度自然只有一個原子的高度。MoS2的厚度為6.3A，這個厚度與矽原子的共價鍵長度5.43A差不多。 用二維材料做FET的通道天生對SCE免疫。SCE和介電質的厚度、通道的厚度的平方根成正比，二維材料的厚度極薄，SCE的影響很小。要免於SCE的話，通道的長度必須維持在10奈米以上，二維材料的通道則可以低至1~3奈米。也就是說，如果維持元件的幾何形狀不變，使用二維半導體材料來取代FET通道中的矽，理論上可以直接推進摩爾定律中近4個世代。因此二維材料成為各領先代工廠未來先進邏輯製程的重要研究方向之一。

台灣目前有3個產業在全球的表現相對耀眼，分別是醫療體系、電子製造服務和半導體。競爭力的來源雖然在不同產業可能各自相異，但是都有一個共通的來源，而且可能是最重要的因素：長期社會菁英的持續投入產業，而這時間尺度是以甲子為單位來計。 台灣的醫療體系在世界的評比長年高居第一，毋庸贅述。 台灣的現代西方醫學訓練始於日本殖民政府於1899年設立的台灣總督府醫學校 （Medical School of the Taiwan Governor-General，即台大醫學院的前身）。1904或1905年間台籍人士南志信入學，1909年畢業，成為台灣本土人士接受近代西方醫學訓練的第一人，從此引領台灣菁英從醫的序列。 台籍人士於日據時代不容學習政、法專業，而台灣醫生的收入及社會地位長期居於高位，是以持續吸引社會菁英投入，至今仍是大學招生第三類組的首選。醫療體系的管理人員也是從此團體中挑選，這解釋了為何台灣醫療系統能長期脫穎而出。 值得一提的是醫療原來是服務業，有強烈的地緣關係。而且醫療、保險等各國都有各自的法律規範，不易將之產品化輸出。但是從人工智慧逐漸加入醫療體系以後，這類服務性產品的地緣壁壘逐漸消失，可以合理預期台灣的醫療服務將有擴大版圖的可能。 從20世紀初迄今，這是兩個甲子社會菁英的持續投入。 電子製造服務業與半導體產業是另一個故事。1966年台灣政府鑑於長期巨額貿易逆差的考量，建立出口加工區（Export Processing Zone；EPZ），以賺取外匯、降低逆差。 「巨額」的貿易逆差是多少金額呢？不到1億美元，但這是當年台灣GDP的2.5%！ 出口加工區的設立以及其他產業的集體努力使得台灣於1971年轉變為貿易順差，並且長期維持順差。 當時加工出口區中主要產品為黑白電視，首先入駐的外資企業為RCA （Radio Corporation of America），之後還有增你智（Zenith）等。這些外資企業的先後進駐使得台灣黑白電視出口產量佔世界一半以上。 雖然此時彩色電視已經問世，黑白電視算不上高階消費性產品，而且在台灣的加值也只是簡單的組裝，但是外商大規模的進駐形成台灣電子業的基底。後來RCA移轉黑白電視技術更進一步深化台灣技術能力。這些貢獻至少不亞於「造山者」中描繪的RCA移轉半導體技術給台灣。電子業的先發成為後來半導體產業發展的沃土。 現在看來，此舉奠定台灣電子製造服務的基礎，也驅動電子製造的供應鏈，譬如鴻海在1973年成立時便是以電視旋鈕（knob）供應商的角色切入電子製造服務產業。 也許是巧合，但更可能是薪資的市場機制，當1971年台灣貿易開始轉為順差時，電機系也同時成為大學第二類組的首選，台灣的菁英人才開始流向電子業，最後乃至於半導體產業，迄今也近一甲子。 有趣的是台灣特殊的大學入學制度促使特定產業的人才供應特別充裕，間接的也讓台灣的產業發展集中於特殊的領域。對於台灣這樣人口基底相對有限、內需市場狹小的國家，專注與集中恰恰好是應有的發展策略。這段歷史可以讓目前竭力想發展自有半導體的國家借鑒參照，更可以讓想以其他方式掠奪產業的國家省思。

先進封裝雖然在高階手機領域應用中開始發軔，但是在半導體產業的總動員則是因2023年的AI晶片先進封裝的產能吃緊。由於先進封裝的產品供應鏈拉得很長，參與者眾，半導體業界就想起業內常見做法（common practice）—制定標準規格，以降低價值鏈各環節間協作所需要的溝通成本及時間。 考慮制定標準規格的時候需要考慮的因素主要從技術開始，制定標準的挑戰主要有下列幾點。 第一個是先進封裝目前還處於發展初期，技術變遷快速。以2.5D先進封裝為例，初期的就有CoWoS-S、CoWoS-L、CoWoS-R、CoPoS甚至CoWoP等，這還只是一家公司的規格。快速進展的技術來不及制定標準規格，也不一定值得訂定。 由於牽涉到的是封測環節，要列入考慮的因素就遠比晶片關注的電性指標要多，必須包含熱（thermal）、機械（mechanical）、可靠性（reliability）、翹曲（warpage）、應力（stress）等特性，種類繁多，制定不易。 再來是材料的種類也比較複雜。單只是基板（substrate）一項，就有矽晶圓、玻璃等，現在碳化矽（SiC）也可望入列，其他環節也是新材料的創新場域。 既然有標準規格，自然就會有伴隨的量測和檢驗，但是先進封裝通常會牽涉多個晶片，其結構及電性、功能的檢測複雜的程度依整合的程度指數上升。這些挑戰在晶片設計時就必須考慮在內，也賦予以前線路設計界術語如design for testing、design for manufacturing、design for reliability新的意義。另外，新的檢測項目就要有新的測試設備，這一切都還有待發展。 所以即使產業中有制定標準規格的念想，至今被產業界廣泛接受規格事實上很少，小晶片（chiplet）的UCIe（Universal Chiplet Interconnect express）3.0在2025年８月被持續推出，算是比較成功的案例。 以上的觀點大部分是從技術的考量來看，但是影響元件規格制定的，經濟上的考慮恐怕是更重要的因素。 半導體產業界中最成功、最知名的規格標準化元件當屬DRAM。自1993年JEDEC制定SDRAM（Synchronous DRAM）標準後，後續演化的各高階版本延用至今，成為電子系統廠商與半導體元件廠商的共用標準。 要制定一個產品的規格要有幾個先決條件。首先，產品的市值規模要夠大，這樣殫精竭慮地協商、規劃未來的產品統一規格才有價值。再來就是技術的路標明確，此點前面已經闡明。 有統一的產品標準，意味著元件廠商不必與電子系統廠商在介面規格上密切協商，元件產品推出的週期得以加速，系統設計也可以獨立進行。統一的標準也縮小產品競爭的範疇：規格一致，產品的效能也一致。不同廠家能用於競爭的只有產品的推出時間、產品的可靠性以及生產成本。 對於經濟上較有直接影響的—正面或負面的—是產品標準化以後具有大宗商品（commodity）的特性。 大宗商品，即使生產廠家數目接近寡頭壟斷，還是個完全競爭市場。這對於買家當然是福音，因為購買的成本會最佳化。對於賣家也有些自然的好處，市場價格低時會促使買家使用較多數量的產品。因為電子系統的效能有如薪資，有向下的僵硬性，因此市場規模即使在市場不景氣時還會不斷的擴大。 大宗商品市場自然也有其天生的缺陷。由於缺乏買方與賣方的粘滯性，當供需失衡時—即使缺口不大，價格的起伏會急速的傾斜，這便是大宗商品市場經常面臨的景氣週期問題。市場的景氣週期如果處於低迷階段，又恰好遇到市場外的問題—譬如金融危機，那就是傾家蕩產的時刻。事實上，目前記憶體市場的寡頭壟斷局勢就是在上次景氣大低潮時淘洗剩下的狀況。 制定先進封裝規格標準社群最推崇的經典案例是HBM。HBM是由DRAM數層堆疊而成，上下之間以矽穿孔（TSV）來連通電源、信號，這是典型的3D堆疉先進封裝。HBM的規格沿襲DRAM的優良傳統，規格已制定至HBM4、HBM4e，雖然現在產品實際只用到HBM3e。 看似HBM是先進封裝規格標準制定的經典範例，但是廠商已經放話了：要在DRAM晶片堆疊的底層置入邏輯線路的基底晶粒（base die），以針對特定客戶的客製化。看，這是寡頭壟斷產品業者的意向—邁向客製化而非標準化，而這意向自然是業者考慮自身利益最大化的結論。綜合目前先進封裝技術進展的狀況以及經濟面的考慮，我認為先進封裝規格標準的制定以及產業界的接納還有一段很長的路要走。