新思科技与台积电合作 在TSMC A16与N2P先进制程中 导入通过认证的EDA流程

新思科技近日宣布与台积电持续进行密切合作，以便为台积公司最先进的制程与先进封装技术，提供健全的EDA与IP解决方案，并加速AI芯片的设计与3D多晶粒设计的创新。

双方最新合作内容，包括于台积电A16与 N2P制程已认证之数码与类比流程中 ，提供Synopsys.ai来提高设计的生产力并达成优化；以及台积电A14制程的EDA流程的初步开发作业。

新思科技与台积电也针对全新发表的台积电N3C技术展开工具认证，并以已经上市的N3P设计解决方案为基础，取得更上层楼的突破。为了替超高密度3D堆叠进一步加速半导体的设计，已取得台积电认证的新思科技3DIC Compiler平台不但支持3Dblox，并以5.5倍的光罩中介层尺寸，协助强化台积公司的CoWoS技术。

此外，新思科技并在台积公司的先进制程上，提供完整且通过矽认证的IP解决方案，让设计人员可以用最低的功耗取得最大的效能，并把所需的功能性快速整合进入次时代的设计中。

新思科技策略与产品管理资深副总裁Sanjay Bali表示，新思科技与台积公司针对最先进的制程技术，提供关键且优化的EDA与IP解决方案，协助半导体产业加速埃米级设计的创新步伐。他指出，双方将持续合作以提供前瞻未来的解决方案，让工程师们得以把科技水准推升至更高的境界 、达成设计目标，并且更快地将产品推出上市。

台积电先进技术业务开发处资深处长袁立本表示，实现高品质的先进SoC设计成果以及更快速的产品上市时程，是台积电与新思科技双方长期合作的基石。与像新思科技等开放创新平台（OIP ）设计生态系合作夥伴的密切合作，令我们的共同客户能够取得经认证的设计流程与高品质的IP，对于帮助客户达成或超越他们在台积公司先进制程上的设计目标，这是至关重要的。
 
新思科技的类比与数码流程已经取得台积电A16与 N2P的制程认证，可提供优化的设计结果品质，同时加速类比设计的迁移。取得认证的晶背绕线功能，可支持客户发挥台积电A16制程的优势，并改善供电分配并提升设计效能。

以图案架构为基础的接脚连结方法已针对台积电N2P与A16节点进行强化，可提供具竞争力的面积结果。而为了进一步优化台积电N2P设计，新思科技Fusion Compiler更以频率优化引擎结合智能合法化技术进行强化，以便提升效能。
 
此外，针对台积电A14制程持续进行的新思科技EDA流程协作，则展现出新思科技为高效能设计，而持续强化新思科技EDA流程的承诺。

新思科技IC Validator签核实体验证解决方案，包括设计规则检查（DRC）与电路布局验证（LVS）检查，业已取得A16™ 与N2P制程的认证。此外，IC Validator的高容量弹性架构也扩充其PERC规则，以更佳的周转时间处理台积电N2P的静电放电（ESD）验证。新思科技与台积公司同时也合作针对3Dblox标准，为IC Validator 3DIC解决方案进行认证。

新思科技的3DIC Compiler支持台积公司的CoWoS技术，达成史无前例的5.5倍光罩中介层尺寸，并在客户的设计中取得实际验证，引领半导体的创新。这项合作协助双方共同的客户，达到对于使用晶圆堆叠与芯片晶圆堆叠先进封装技术的高效能运算与AI芯片，严苛的运算效能需求。

为了无缝迁移至2.5D及3D多晶粒设计，新思科技的3DIC Compiler支持3Dblox，并为分析驱动的可行性探索、原型设计与布图规划，提供单一的环境。这个平台提供高通量的绕线自动化，以便促成超高密度的互连与更高的生产力。3DIC Compiler整合了多物理场分析与签核解决方案，并结合了Ansys公司的模拟技术，提供功耗、热量与信号完整性的分析。

新思科技提供同级最佳之台积电N2/N2P制程用的界面与基础IP解决方案，不但获得多家客户的采用，并且可以用最低的功耗为先进的高效能运算、边缘与车用芯片，达成极大的效能。新思科技与台积公司为数千个设计案成功部署新思科技IP后，持续让双方共同的客户降低整合的风险，同时达成功率、效能与面积方面的严苛目标。

针对1.6T 以太网络、PCIe 7.0、UCIe、HBM4、USB4、DDR5、LPDDR6/5X/5及MIPI等业界领先标准，以及嵌入式存储器、逻辑函式库及IO，新思科技完整且通过矽认证的IP解决方案，为想达到一次就成功完成矽晶设计的厂家，提供一个低风险的路径。

此外，新思科技也扩展了该公司IP解决方案的产品选项，并加入了基于标准、并以领先业界的PCIe与以太网络IP为基础进行开发的UALink 与超以太网络IP。

新思科技通过矽认证并且成为高效能运算（HPC）系统骨干的224G PHY IP，已经展现出包括光学与铜线接线等广泛的生态系互通性，让厂家为即将到来的标准开发先进HPC与AI芯片时，可以抢得先机。